载波相位恢复算法研究

载波相位同步是开环结构软件无线电的关键技术,针对全数字接收机的特点,介绍了一种载波相位恢复算法.算法直接利用接收到训练序列进行处理,假设定时已经准确恢复的前提下,只需要一倍码元速率的采样点,无需反馈处理,利用计算出来的相偏直接补偿数据信息相差进行相干解调.仿真结果表明,该算法简单有效,运算量小,与理论值基本相符,非常适合于在DSP器件中实现,实用性强.     

基于FPGA的高动态P码直捕算法设计与实现

长周期精密测距码（P码）的直接捕获技术对提高导航接收机的性能十分关键,为了设计出高动态、低信噪比环境下的P码快速直接捕获接收机,采用部分匹配滤波器组实现伪码时域并行搜索,结合小点数的快速傅里叶变换（FFT）,将匹配滤波器输出的部分相关值进行功率谱分析,完成多普勒频率偏移的并行搜索。硬件实现时结合FPGA的特殊结构,提高资源利用率,同时采用并行流水机制处理ADC的采样信号,对于每一个采样点,均可以在下一个采样点到达之前完成该点的码相位和频率的二维搜索。对比国内外P码接收机的研究成果,算法在捕获时间上有很大改进。在信号功率为-165 dBW,伪码相位±1 s的时间不确定度,以及多普勒频率偏移±16 kHz的条件下,捕获时间小于10 s,完全适用于高动态环境下的P码快速直接捕获。     

多输出LFSR结构均匀分布伪随机数生成器的硬件设计优化

通过公式推导,得出了使用硬件方式实现伪随机数生成器所消耗的硬件资源数量与输出位数和所产生随机数周期之间的关系,从理论层面上证明了多输出LFSR结构在硬件资源利用方面存在的优势;通过分析变换矩阵的结构以及反馈系数的特点,给出了提高该类随机数生成器工作速度的方法。在Xilinx Vertex 4FPGA上进行了大量的实验,实验结果验证了理论分析的正确性。     

JPEG高速编码芯片的设计

基于FPGA自行设计了JPEG图像压缩编码芯片,通过改进算法,优化结构,在合理利用硬件资源的条件下,有效挖掘出算法内部的并行性。设计了专用的CSD乘法器,精简的DCT运算电路单元,以及查找表的编码方式,提高了运算速度节省了芯片的逻辑资源。整个设计通过EDA软件进行了逻辑综合及功能与时序仿真。综合和仿真结果表明：该设计在速度和资源利用方面均达到了较好的状态,可满足实时JPEG图像压缩的要求。     

基于硬件系统的商用密码可信计算实现方法

针对目前商用密码的计算手段 ,通过使用FPGA器件及PCI总线接口技术 ,设计了一种通过硬件手段完成的商用密码计算 ,解决了软件计算的自身安全性差、速度慢等问题 ,达到了可信计算的目的     

SMS4算法在嵌入式系统中的硬件实现方法

提出了一种在嵌入式系统中使用FPGA(filed programmable gate array)实现国家对称密码算法SMS4算法的方法,并在实际系统中进行了设计验证.试验结果表明,使用硬件实现的加密算法可以大大提高嵌入式系统的加解密速度,在不增加嵌入式系统负担的情况下,提高了其安全性.     

基于FPGA的GPS高精度短时标的精度分析与改善

提出了利用GPS的精确授时功能,采用现场可编程门阵列(FPGA)技术,构建高精度短时标的设计方法.为了确保短时标的同步精度,从晶体的准确度以及守时精度等方面进行了理论和数据分析,采取了一系列措施保证了短时标设计μs级的精度.     

GNSS软件无线电接收机及典型案例

介绍了GNSS软件无线电接收机和它与传统接收机相比的优缺点，并引述了典型的GNSS软件接收机及其应用。     

基于E1接口的时间同步系统关键模块设计与仿真

针对E1线路延迟稳定的优点,给出了溯源到GPS系统时间的时间保持模块,提出时间信息组合以适应E1线路不成帧的传输方式,采用HDB3码作为E1线路传输码型,利用FPGA芯片EP2C8T14418进行开发,设计了基于E1接口的时间同步系统关键模块,并对各关键模块进行仿真,结果表明各模块设计均满足时间同步系统的要求。     

基于FPGA的IRIG-B（DC）码的解码方案的设计与实现

IRIG-B码是国际上通用的时间码格式,广泛应用于各种系统的时间同步。针对IRIG-B（DC）码的调制特性,介绍一种基于FPGA的B码解调方案。重点描述了如何在同步时序中准确提取秒同步信号并解调B码中包含的时间信息。整个方案中采用Verilog HDL语言进行设计,已成功实现,并给出了验证结果。