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| IDEA算法的FPGA实现 | |
| 引用本文： | 廖志强,陈运. IDEA算法的FPGA实现[J]. 成都信息工程学院学报, 2006, 21(2): 240-243 |
| 作者姓名： | 廖志强 陈运 |
| 作者单位： | 电子科技大学通信与信息工程学院,四川,成都,610054 |
| 摘 要： | 设计实现了一种IDEA算法（International Data Encryption Algorithm）加／解密模块。根据IDEA算法的基本原理设计了IDEA密码芯片，并采用了4级流水线结构。对主要影响算法实现效率的模乘运算转换为部分积模加运算。仿真和综合结果表明该模块在17．14MHz的时钟频率下可达到96Mb／sec的加／解密速率。 |
| 关 键 词： | IDEA FPGA 芯片 |
| 文章编号： | 1671-1742(2006)02-0240-04 |
| 修稿时间： | 2005-03-03 |
An FPGA implementation of IDEA |
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| LIAO ZHI-qiang,CHEN Yun. An FPGA implementation of IDEA[J]. Journal of Chengdu University of Information Technology, 2006, 21(2): 240-243 | |
| Authors: | LIAO ZHI-qiang CHEN Yun |
| Abstract: | An FPGA implementation of the international data encryption algorithm (IDEA) is presented.Based on the analysis of the IDEA algorithm an IDEA chip and pipelined IDEA function into four-pipelined one is designed.The simulation and synthesis show that the design has 96 Mb/sec encryption/decryption rate under the 17.14 MHZ system clock rate. |
| Keywords: | IDEA FPGA chip |
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